Five Stage Pipeline

An inplementation of a five-stage pipelined CPU that supports caching and bus latency, with in-order issuance and in-order completion in Arch.

Five Stage Pipeline

Cache Design

Test

Test for Common Instruction With Delay

Test for Cache

Test for Exception and Interrupt

File Structure

Arch-2022Sping-FDU
│── build：仿真测试时才会生成的目录
│── difftest：仿真测试框架
│── ready-to-run：仿真测试文件目录
│　　├── lab1：包含lab1相关的测试文件，需要关注其中的 .S 汇编文件
│　　└── ...
│── vivado
│　　└── test1
│　　　　　└── project：vivado项目工程目录
│── vsrc：需要写的CPU代码所在目录
│　　├── include：头文件目录
│　　├── pipeline
│　　　　　├── regfile：寄存器文件目录，寄存器组模块已给出
│　　　　　├── execute：流水线执行阶段目录，alu模块已给出
│　　　　　└── core.sv：五级流水线主体代码
│　　├── ram：内存控制相关目录
│　　├── util：访存接口相关目录
│　　├── add_sources.tcl
│　　├── mycpu_top_nodelay.sv：以下是项目头文件
│　　├── mycpu_top.sv
│　　├── SimTop.sv
│　　└── VTop.sv
│── xpm_memory：Xilinx的内存IP
│── Makefile：仿真测试的命令汇总
│── readme.md: 此文件

Information

Course project of CSAPP 22 Spring in Fudan University.

Courselink：https://fducslg.github.io/Arch-2022Spring-FDU/