[10 Giugno 2022] Modifica CPU

[Elia-Belli]

Soluzione del Prof

Le soluzioni fornite dal professore potrebbero essere incomplete o poco chiare, quindi sono benvenute soluzioni che le completano, oppure soluzioni alternative e/o con spiegazioni più approfondite:

• Disegno.pdf
• Soluzione.pdf

[Frisbon]

Spero apprezzi approcci creativi, il mio é decisamente piú lento (penso che funzioni comunque), peró ecco - ora so che per i confronti si usa solo la sottrazione perché il resto é cattivo.

In formato PDF perché mi piacciono i maschi

P.S SICURAMENTE NON VALUTERÁ COME SOLUZIONE COMPLETA - GUARDARE PER CURIOSITÁ

[CarloDaRomadev]

Ho completato l'esercizio e ho modificato il circuito

[FeddyLix17]

1) Modifiche all'architettura

2) Word che esprime l'istruzione bltsafe $16, $19, 0x0FFA

• l'Opcode dell'istruzione bltsafe (fornito in esadecimale dalla traccia) è uguale a $\Large 0x338_{16} = 00111000_2$ , codificato in 6 bit 111000

• il campo $rs, rappresentate il primo registro sorgente, è $16, codificato in 5 bit come 10000 (registro $s0)

• il campo $rt, rappresentante il secondo registro sorgente, è $19, codificato in 5 bit come 10011 (registro $s3)

• il campo offsett, rappresentante la parte immediata dell'istruzione, è uguale a $\Large 0x0FFA_{16} = 0000\textunderscore1111\textunderscore1111\textunderscore1010_2$

si ottiene cosi la sequenza completa

3) Durata totale ciclo di clock

Considerando

• la fase di Instruction Fetch, nella quale si accederà alla memoria, con tempo 200 ns

• la fase di Instruction Decode, nella quale si accederà ai registri, con tempo 50 ns

• la fase di Execute, nella quale verrano parallelamente

  • calcolata la differenza tra $rs e $rt

  • e calcolato l'offset effettivo rispetto a quello dato in input

  con tempo 100 ns

• una fase nella quale verrà calcolata la differenza tra 0x7FFFFFFF e PC + 4 + offset, con tempo 100 ns

la durata totale di un ciclo di clock tale da permettere l'esecuzione della nuova istruzione sarà uguale a

$$ \Large 200 + 50 + 100 * 2 = 450 ns $$

4) Control Unit malfunzionante

Sapendo che

• tutti i segnali di tipo don't care siano pari a 0

• e che la Control Unit difettosa sovrascriva il segnale RegWrite come segue:

$$ \Large \text{RegWrite} = \text{Blts} $$

si analizza il comportamento del seguente frammento di codice

addi $s0, $0, 2
addi $s1, $0, 1
bltsafe $s0, $s1, 0x0FFA

assumendo che $s0 e $s1 siano inizializzati a 0

• $\Large \text{addi \$s0, \$0, 2}$

al termine dell'istruzione il registro $s0 dovrebbe contenere il valore 2, tuttavia essendo il segnale RegWrite (difettosamente) impostato a 0 non viene alterato il valore di $s0

• $\Large \text{addi \$s1, \$0, 1}$

al termine dell'istruzione il registro $s1 dovrebbe contenere il valore 1, tuttavia essendo il segnale RegWrite (difettosamente) impostato a 0 non viene alterato il valore di $s1 (stesso ragionamento dell'istruzione precedente)

• $\Large \text{bltsafe \$s0, \$s1, 0x0FFA}$

i segnali RegDst e MemToReg questa volta invece di essere don't care saranno entrambi uguali a 0, ed essendo il segnale RegWrite difettosamente impostato a 1

nel registro

$$ \Large \text{Instr [20-16]} = 1000\textunderscore1_2 = 17_{10} = $s1 $$

verrà salvata la differenza tra i valori di $rs e $rt

dunque il valore del registro $s1 al termine dell'esecuzione del frammento di codice dipenderà dai valori contenuti in $rs e $rt